74HC193和74HCT193是高速硅栅CMOS器件，与低功耗肖特基TTL (LSTTL)针脚兼容。该类器件的规格符合JEDEC标准no. 7A。

74HC193和74HCT193是4位同步二进制上行/下行计数器。单独的上行/下行时钟、CPU和CPD可分别简化操作。输出随任意一个时钟输入从低电平跃迁至高电平而同步更改状态。如果CPD保持在高电平时产生CPU时钟脉冲，则该器件将向上计数。如果CPU保持在高电平时产生CPD时钟脉冲，则该器件将向下计数。任何时候只有一个时钟输入可保持在高电平状态，否则将导致错误操作。该器件可由异步主复位输入(MR)随时清零；其还可通过激活异步并行负载输入(PL)而并行加载。

74HC193和74HCT193都包含四个带必要导引逻辑的主从JK触发器，提供异步复位、负载以及同步上行计数和下行计数功能。

每个触发器都包含从从机到主机的JK反馈，这样CPD输入上的低电平至高电平跃迁将降低一个计数，而CPU输入上的相同跃迁将向前进位一个计数。

某个时钟在另一个时钟用于计数时应当保持在高电平，否则电路将由两个时钟进行计数或根本不计数，具体取决于第一个触发器的状态，只要任何一个时钟输入为低电平则其不能进行切换。需要反相操作的应用必须在激活时钟为高电平时作出反相决定，以避免错误计数。

终端上行计数(TCU)和终端下行计数(TCD)输出通常为高电平。电路达到最大计数状态15时，CPU的下一次高电平至低电平跃迁将使TCU变为低电平。

TCU在CPU再次转至高电平前都会保持在低电平，从而重复上行计数时钟。

同样，TCD输出将在电路处于零状态且CPD转至低电平时转至低电平。终端计数输出可用作多级计数器中下一高阶电路的时钟输入信号，因为它们会重复时钟波形。多级计数器不会完全同步，因为每增加一级就会增大延迟时间差。

计数器可通过电路的异步并行负载能力预设。并行负载(PL)输入为低电平时，无论时钟输入的状态如何，并行数据输入（D0至D3）上存出现的信息都会被加载到计数器中并出现在输出（Q0至Q3）上，主复位(MR)输入上的高电平会禁用并行负载门，将两个时钟输入都覆盖并将所有输出（Q0至Q3）都设置为低电平。在复位或负载操作期间及之后，如果某个时钟输入为低电平，则该时钟的下一次低电平至高电平跃迁将被定义为合法的信号并且会被计数。

• 同步可反相4位二进制计数
• 异步并行负载
• 异步重置
• 可扩展，无需外部逻辑